XSG Utils Library中含有即用型功能模块,适用于快速控制原型 (RCP) 或硬件在环(HIL)仿真项目。该工具库能为使用实时 FPGA 应用程序的用户提供加强版功能模 块,使他们能更好地实施项目。
适合 Simulink 和 Xilinx® 系统生成器
Xilinx ® Vitis™ Model Composer HDL Library,即之前的Xilinx ® System Generator Blockset
定点和浮点实现
即用型ControlDesk仪表
dSPACE XSG Utils Library 能为使用实时FPGA应用程序的用户提供加强版功能模块,让他们能更好地实现自己的项目。该库为全开放式,可以用在快速控制原型 (RCP) 项目以及硬件在环 (HIL) 仿真中。
由于具有通用编程性,该库可以用在dSPACE所有自编程的实时 FPGA 平台上。
dSPACE XSG Utils Library含有FPGA编程必需的常用功能模块,作为定点和浮点的实现。其中的模块提供了标准Simulink库中用于基于处理器实现的高质量功能。高质量功能模块随时可用,并且可以很容易融入到项目中。所以在很大程度上使得FPGA 编程变得更加容易。其功能包括增强型 I/O、示波器、查找表以及均值计算器、正弦波生成器和波表编码器。
XSG Utils Library提供了预构建的定制工具,可以快速访问ControlDesk之外最常用的功能(有关更多信息,请参阅相关产品信息)。
XSG Utils Library有两个版本:
综合开发项目需要两个版本。
范围
PWM 采集
PWM 生成器
可以使用一维、二维及三维查找表。
I/O 访问功能
集成人员
PI 控制器
均值计算器
正弦波发生器
离散 PT1
定标
波表编码器
APU
UART (RX & TX)
Sine或者Cosine
倒数
中值
具有三种模式的三相PWM发电机:电机控制、相移和用户自定义
Functionality | Description |
---|---|
Scope | Captures 8 (out of 16) high-frequency signals within the FPGA clock rate and sends the captured data synchronously to the processor, where it can be displayed and stored in instruments such as the ControlDesk plotters. |
PWM Measurement | Measures the dead time (time between HSD and LSD), high time, and period time of a single-phase or three-phase PWM signal. |
PWM Generator | Generates an aligned PWM signal (single-phase and three-phase). The dead time and the duty cycle can be configured at runtime. |
Look-up Table | Configures the accuracy of the table, and the minimum and maximum data values to be covered. Linear interpolation algorithms or the Use Input Below method can be configured online: 1-D, 2-D, and 3-D look-up tables are available. If required, the tables can be updated at runtime. |
I/O Access Functions | Enables flexible programming and run-time parameterization of the onboard FPGA I/O as well as the stimulus mode. |
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